本文轉(zhuǎn)自電子工程世界（EEWorld）。
在下周的VLSI會(huì)議上，英特爾將發(fā)布兩篇論文，介紹即將推出的PowerVia芯片制造技術(shù)的進(jìn)展。而在第三篇論文中，英特爾技術(shù)專家Mauro Kobrinsky還將闡述英特爾對(duì)PowerVia更先進(jìn)部署方法的研究成果，如同時(shí)在晶圓正面和背面實(shí)現(xiàn)信號(hào)傳輸和供電。
PowerVia將于2024年上半年在Intel 20A制程節(jié)點(diǎn)上推出。
作為延續(xù)摩爾定律的關(guān)鍵技術(shù)，英特爾將PowerVia技術(shù)和RibbonFET晶體管的研發(fā)分開進(jìn)行 ，以確保PowerVia可以被妥善地用于Intel 20A和Intel 18A制程芯片的生產(chǎn)中。在與同樣將與Intel 20A制程節(jié)點(diǎn)一同推出的RibbonFET晶體管集成之前，PowerVia在其內(nèi)部測試節(jié)點(diǎn)上進(jìn)行了測試，以不斷調(diào)試并確保其功能良好。經(jīng)在測試芯片上采用并測試PowerVia，英特爾證實(shí)了這項(xiàng)技術(shù)確實(shí)能顯著提高芯片的使用效率，單元利用率（cell utilization）超過90%，并有助于實(shí)現(xiàn)晶體管的大幅微縮，讓芯片設(shè)計(jì)公司能夠提升產(chǎn)品性能和能效。
PowerVia 和 RibbonFET的組合，尤其是PowerVia被英特爾視為新的“FinFET”時(shí)刻 ，畢竟在RibbonFET上，和其他對(duì)手的GAAFET相比不會(huì)領(lǐng)先，但PowerVia是絕對(duì)領(lǐng)先的。預(yù)計(jì)臺(tái)積電在2026年底或2027年初的N2P節(jié)點(diǎn)之前不會(huì)部署這項(xiàng)技術(shù)。
也正因此，PowerVia被英特爾拿來與如應(yīng)變硅（strained silicon）、高K金屬柵極（Hi-K metal gate）和FinFET晶體管的創(chuàng)新相提并論，這幾項(xiàng)技術(shù)都是英特爾率先在業(yè)界推出的。
“這是英特爾迎接埃米（angstrom）時(shí)代的創(chuàng)舉” ，更重要的是Intel 20A和Intel 18A制程不只是面向英特爾產(chǎn)品，同時(shí)也對(duì)英特爾代工服務(wù)（IFS）具有深遠(yuǎn)意義。
英特爾的PowerVia是什么
英特爾提供過一段視頻，以形象的介紹PowerVia架構(gòu)，具體可參考https://www.intel.com/content/www/us/en/silicon-innovations/6-pillars/process.html。
背面供電網(wǎng)絡(luò) (BSP/BS-PDN) 是過去幾年在整個(gè)芯片制造行業(yè)悄然發(fā)展的技術(shù)，與EUV類似，BS-PDN也被視為繼續(xù)開發(fā)更精細(xì)工藝節(jié)點(diǎn)技術(shù)的基石 。
想了解背面供電網(wǎng)絡(luò)的價(jià)值，就需要從芯片制造開始了解。芯片內(nèi)部的功率傳輸網(wǎng)絡(luò)需要從蝕刻晶體管的第一層開始，這是芯片上最小和最復(fù)雜的層，也是最需要EUV和多重曝光等高精度工具的地方。簡而言之，它是芯片中最昂貴和最復(fù)雜的層，對(duì)芯片的構(gòu)造方式和測試方式都有重大影響。
在此之上，逐漸搭建各種金屬層，以將電子傳輸?shù)讲煌w管（包括緩存、緩沖器、加速器）之間所需的所有布線，并進(jìn)一步為更上層的電源提供路由。 英特爾將這比喻成制作比薩餅，這是一個(gè)粗略但形象的比喻。
現(xiàn)代高性能處理器通常有10到20個(gè)金屬層。比如Intel 4工藝，有16個(gè)邏輯層，間距從 30 nm到280 nm。 然后在其之上還有另外兩個(gè)“巨型金屬”層，僅用于電源布線和放置外部接口。
芯片制造完成之后，就會(huì)被翻轉(zhuǎn)過來倒裝，然后所有的連接部分，包括電源和數(shù)據(jù)接口就變到了芯片底部，晶體管在芯片頂部。倒裝的好處是芯片調(diào)試和冷卻可以從頂部接觸，從而變得更為方便。
然而，前端供電的缺點(diǎn)在于，電源線和信號(hào)線都位于芯片的同一側(cè)。兩條線都必須向下穿15層以上才能到達(dá)晶體管，既要爭奪空間，同時(shí)還要避免干擾，并且距離越長，電阻越大，效率越低，這被稱為IR Drop/Droop效應(yīng)。
在芯片制造的大部分歷史中，這并不是一個(gè)大問題。但隨著芯片尺寸越來越小，這一問題開始凸顯。前端功率傳輸沒有明顯的硬性限制，但考慮到每一代芯片都越來越難縮小，這個(gè)問題已經(jīng)變得太大（或者更確切地說太昂貴）而無法解決。
背面供電則是將信號(hào)和電源傳輸網(wǎng)絡(luò)分開，一側(cè)是信號(hào)，另外的一側(cè)（背面）是電源。
對(duì)于Intel的PowerVia實(shí)施這一概念，Intel實(shí)際上是將晶圓倒置，并拋光幾乎所有剩余的硅，直到它們到達(dá)晶體管層的底部。 屆時(shí)，英特爾隨后會(huì)在芯片的另一側(cè)構(gòu)建用于供電的金屬層，類似于他們之前在芯片正面構(gòu)建它們的方式。最終結(jié)果是，英特爾最終得到了本質(zhì)上是雙面芯片，一側(cè)傳輸電源軌，另一側(cè)傳輸信號(hào)。
PowerVia的好處
遷移到背面供電有許多好處，首先，這對(duì)簡化芯片的構(gòu)造具有重要影響。可以放寬金屬層的厚度，Intel 4 + PowerVia的測試節(jié)點(diǎn)允許36 nm間距，而不是在Intel 4上要求30 nm間距。
背面供電網(wǎng)絡(luò)也準(zhǔn)備好為芯片提供一些適度的性能改進(jìn)。通過更直接的方式縮短晶體管的功率傳輸路徑有助于抵消IR Droop效應(yīng)，從而更好地向晶體管層傳輸功率，并且消除干擾，英特爾稱之為“解決了數(shù)十年來的互連瓶頸問題”。
PowerVia的難點(diǎn)
首先是測試難題 ，晶體管層現(xiàn)在大致位于芯片的中間，而不是末端。這意味著傳統(tǒng)的調(diào)試工具無法直接戳穿已完成的芯片的晶體管層進(jìn)行測試，而現(xiàn)在晶體管層和散熱層之間有 15 層左右的信號(hào)線。這些并非無法克服的挑戰(zhàn)，正如英特爾的論文所仔細(xì)闡述的那樣，而是英特爾在其設(shè)計(jì)中必須解決的問題。有趣的是，英特爾甚至在芯片設(shè)計(jì)中放置了一些“復(fù)活節(jié)彩蛋”缺陷，以便為英特爾的驗(yàn)證團(tuán)隊(duì)提供一些半可控的缺陷。據(jù)英特爾稱，他們的驗(yàn)證團(tuán)隊(duì)使用他們的PowerVia調(diào)試工具發(fā)現(xiàn)了所有這些Bug，有助于證明這些調(diào)試過程的有效性。
其次是制造難題 ，在芯片背面構(gòu)建電源層是以前從未做過的事情，這增加了出錯(cuò)的可能性。 因此，不僅電力傳輸需要工作，而且還不能影響良率。
英特爾使用了載體晶圓（carrier wafer）作為其構(gòu)建過程的一部分，以提供芯片剛性。 在 PowerVia 晶圓的正面制造完成后，載體晶圓被粘合到該晶圓的正面，它是一個(gè)虛擬晶圓，以幫助支撐芯片。由于雙面芯片制造工藝會(huì)磨掉太多剩余的硅晶圓，因此沒有多少結(jié)構(gòu)硅可以將整個(gè)芯片結(jié)合在一起。
反過來，該載體晶圓在其余下的生命周期中仍然是芯片的一部分。一旦芯片制造完成，英特爾就可以將鍵合的載體晶圓拋光到所需的厚度。 值得注意的是，由于載體晶圓位于芯片的信號(hào)側(cè)，這意味著它在晶體管和冷卻器之間存在另一層材料。英特爾改善熱傳遞的技術(shù)已經(jīng)考慮到了這一點(diǎn)。
特別的，英特爾還使用 TSV 進(jìn)行電源布線。 在PowerVia中，芯片的晶體管層中有納米級(jí) TSV（恰如其分地命名為 Nano TSV）。雖然電源軌仍然需要向上和越過晶體管層來輸送電力，但使用 TSV 可以讓電力更直接地輸送到晶體管層，避免了必須設(shè)計(jì)和內(nèi)置埋入電源軌所需的路由。
“Blue Sky Creek”證明了PowerVia的成功
相比RibbonFET，PowerVia的風(fēng)險(xiǎn)更高。因此，英特爾將兩項(xiàng)技術(shù)分別研發(fā)，并為 PowerVia 開發(fā)一個(gè)臨時(shí)測試節(jié)點(diǎn)。即便PowerVia開發(fā)沒有如期完成，英特爾仍然可以推出不含PowerVia的RibbonFET產(chǎn)品。
研發(fā)代號(hào)為“Blue Sky Creek”的測試芯片，就是PowerVia與Intel 4的結(jié)合。
Blue Sky Creek源自Intel的Meteor Lake平臺(tái)，使用兩個(gè)基于Intel Crestmont CPU架構(gòu)的E-cores die。Intel 在這里使用Crestmont的原因有兩個(gè)：首先，它最初是為Intel 4設(shè)計(jì)的，使其成為移植到Intel 4 + PowerVia工藝的一個(gè)很好的候選者。其次，因?yàn)镋-cores很小； 四核測試裸片的尺寸僅為33.2平方毫米（4毫米x 8.3毫米），這使得它們?cè)跍y試復(fù)雜性和不必在實(shí)驗(yàn)工藝節(jié)點(diǎn)上實(shí)際生產(chǎn)大型裸片之間取得了良好的平衡。
PowerVia的測試也利用了極紫外光刻技術(shù)（EUV）帶來的設(shè)計(jì)規(guī)則。在測試結(jié)果中，芯片大部分區(qū)域的標(biāo)準(zhǔn)單元利用率都超過90%，同時(shí)單元密度也大幅增加，可望降低成本。測試還顯示，PowerVia將平臺(tái)電壓（platform voltage）降低了30%，并實(shí)現(xiàn)了6%的頻率增益（frequency benefit）。PowerVia測試芯片也展示了良好的散熱特性，符合邏輯微縮預(yù)期將實(shí)現(xiàn)的更高功率密度。
英特爾技術(shù)開發(fā)副總裁Ben Sell表示：“英特爾正在積極推進(jìn)‘四年五個(gè)制程節(jié)點(diǎn)’計(jì)劃，并致力于在2030年實(shí)現(xiàn)在單個(gè)封裝中集成一萬億個(gè)晶體管，PowerVia對(duì)這兩大目標(biāo)而言都是重要里程碑。通過采用已試驗(yàn)性生產(chǎn)的制程節(jié)點(diǎn)及其測試芯片，英特爾降低了將背面供電用于先進(jìn)制程節(jié)點(diǎn)的風(fēng)險(xiǎn)，使得我們能領(lǐng)先競爭對(duì)手一個(gè)制程節(jié)點(diǎn)，將背面供電技術(shù)推向市場。”
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